[Uar]

大変詳細な解説をありがとうございます。

紹介いただいたDRAMコントローラを Arty S7-50 (xc7s50csga324-1) ボードへ移植し、シリアル通信プログラムを走らせようと試みているのですが、問題が起きています。このボードに合わせて
・MIG作成時の設定 (GUIのIP Catalogから自分で生成)
・clk_wiz_0、clk_wiz_1の設定 (GUIのIP Catalogから自分で生成)
・ピンの制約
を変更したのですが、

1.Sub-optimal placement for a clock-capable IO pin and MMCM pairというエラーによりImplementationが成功しない。
2.set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets dram_clkgen/inst/clk_in1_clk_wiz_1]; という制約を追加してエラーを抑制するとビットストリームの書き込みまで成功するが、動作が正常ではないようでシリアル通信が行われない。タイミング解析を行うとTotal Negative Slackが-1675.646nsとなり失敗する。

といった状況です。Vivadoのバージョンは2020.1です。

筆者様のArty A7-35T環境ではこのようなエラーや警告がなく動作しているのでしょうか。また、移植するうえで何か私が見落としていることがあるでしょうか。動作環境が違うため非常に難しい問題であるとは存じますが、よろしければ何か助言を頂けると幸いです。

[投稿者]

投稿