2021-02

20Q4.04A

BRAM 達人への道 (3) FIFO に使ってみる-非同期型1

はじめに BRAM アプリケーションとして FIFO を扱っていますが、第2回では同期型 (書き込み側のクロックと読み出し側のクロックが同一の場合) を扱いました。今回は非同期型 (書き込み側のクロックと読み出し側のクロックが独立な場合) を扱います。 どうしたら非同期型の FIFO ができるか まず、前回の基本構成を図3-1に示します。 図3-1 同期型 FIFO のブロック図 書き込みアドレスカウンタ、読み出しアドレスカウンタは独立したクロックで動作し、互いに...
20Q4.03A

FPGA 使え、って社長に言われた。さぁ、どうする? (3)

前回までのお話  FPGA を組み込んだ新製品開発に向けて調査を始めた Y 君。そもそも FPGA って何だろう、というところから見直そうと大学時代の研究室を訪問。大学時代の恩師に相談するも、「満足度の高い製品開発が重要であり FPGA を使うことが重要ではない」とそもそも論から諭される。それでも、と FPGA についていくつか教わり、一旦会社に戻ることにした。(前回の話はこちら) 質問する際は事前準備をしっかりと Y 君:ただいま、帰りました。 U 氏:おー、帰ってき...
20Q4.02B

FPGA を対象とした非同期式回路の設計 (3)

皆さん、こんにちは。今回は、前回 (FPGA を対象とした非同期式回路の設計 (2)) で準備した回路モデルを Intel の FPGA を対象に合成していきます。前回を読んでいない方は、最初に前回を確認してください。 また、Quartus Prime が必要になりますので、インストールしていない方は Quartus Prime Lite (無償版) を準備してください。 設計フロー 図1は、今回用いる設計フローです。今回は合成に必要となるものと合成までを解説...
20Q4.01A

Vitis を用いたアクセラレータの開発 (3) Vitis Target Platform SW 構築編

「Vitis Target Platform HW構築編」の記事で、Vivado を使った HW Component 構築方法について紹介しました。3回目となる今回は PetaLinux 2019.2 を利用して Vitis Target Platform の作成 Software 編の Flow のご紹介をいたします。 SW Component の Flow まずは前回の復習ですが、Vitis での Acceleration Application の Tool Flow は以下...
20Q4.04A

BRAM 達人への道 (2) FIFO に使ってみる-同期型

本連載は今回から、BRAM を用いたアプリケーションの一つとして、FIFO を扱うことにします。 はじめに FIFO は First In First Out の略で、最初に書き込まれたデータが最初に読み出せる→データが書き込んだ順に読み出せる記憶機能、と考えることができます。何らかのデータを扱うアプリケーションにおいては、非常に便利な構成要素で、その記憶素子として BRAM を使うととても便利です。FIFO の記憶容量として RAMB36 が大きすぎてもったいない場合もありますが...
20Q4.03A

FPGA 使え、って社長に言われた。さぁ、どうする? (2)

前回までのお話  FPGA 事業部の立ち上げに伴い課長に昇進。うれしくもあるが FPGA について余り知らない Y 君。FPGA についてネットで調べると「わからないことはわからない」ということがわかったぐらい。ならば、餅は餅屋。FPGA に関する知識と希望を求めて、大学時代の研究室を訪れることにした。(前回の話はこちら) FPGA は神チップ? Y 君:FPGA について誤解がある、というお話ですが一体何が誤解なのでしょうか。 先生:ん~、やっぱり、次回までの宿題、に...
20Q4.02B

FPGA を対象とした非同期式回路の設計 (2)

皆さんこんにちは。今回は、設計の対象となる回路モデルを紹介していきたいと思います。今回は、前回紹介したFPGA を対象とした非同期式回路の設計 (1) で取り上げた制御回路モデルを用いますので、まだ読んでない方はそちらを先に読んでいただければと思います。 対象モデル (同期式回路) 最終的に設計した後、どのくらいの性能になるのかを確認するために、今回は同期式回路の設計から始めていきます。図1は、対象となる回路モデルです。算術演算を5段パイプラインで実現しています。 ...
20Q4.01A

Vitis を用いたアクセラレータの開発 (2) Vitis Target Platform HW 構築編

前回の「Vitis とは?」の記事で、Vitis の Tool について紹介しました。2回目となる今回は Vivado 2019.2 を利用して Vitis Target Platform の作成「Hardware 編の Flow」をご紹介します。 HW Component Tool Flow まずは前回の復習ですが、Vitis での Acceleration Application の Tool Flow は以下の図のよう4つの Step があります。 今回は上図の...
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