24Q1

カウンタ回路を FPGA で動作させて挙動を確認しよう(入門編)

この記事では、ACRi ルームのコンピュータと FPGA を利用して、Verilog HDL で記述される簡単なカウンタ回路を動作させて、その挙動を確認する方法を説明します。 Verilog HDL で記述したハードウェアの内容や、論理合成、配置・配線といった処理の詳細は後回しにします。Vivado を活用して、FPGA を動かすこと、動かした FPGA の動作を確認することを目標にします。 FPGA の設計・開発に慣れていないみなさんを対象とする初級の内容です。ACRi ルームの...
24Q1

波形ビューア GTKWave の導入と利用方法

この記事では、GTKWave と呼ばれる波形ビューアの「導入方法」と「基本的な利用方法」をまとめます。波形ビューアを活用することで、効率的に、設計・実装したハードウェアの動作を確認できます。また、設計・実装したハードウェアが怪しい挙動をするときに、その原因を突き止める (デバッグする) ことができます。 ACRi ルームのコンピュータで GTKWave を起動してみる ACRi ルームでログインするコンピュータ (例えば、vs001 や vs002) には GTKWave がインス...
ACRiルーム

ACRi ルーム・ハンズオン : HLS 入門 (1) イベントレポート

2023年6月17日(土) 15:00-17:00に、東京工業大学 情報工学系の計算機室 (大岡山キャンパス) において「ACRi ルーム・ハンズオン : HLS 入門」を開催しました。HLS (High Level Synthesis、高位合成) の入門者 / 初級者を対象に、HLS による FPGA 開発を体験してその魅力に触れることが目的です。当日は10名が参加して HLS による回路設計を体験しました。 HLS は、C/C++ などのプログラミング言語を利用し、RTL (Regi...
初級

AMD のコンフィギュレーション専用ツール Vivado Lab エディション

FPGA やコンフィギュレーション・メモリのコンフィギュレーション (書き込み) のみであれば、通常の Vivado ではなく、Vivado Lab エディションというツールで行えます。通常の Vivado は 80~90GB 程度を必要としますが、Vivado Lab エディションは約 6GB と大分コンパクトです。ツールは Vivado と同じ Web ページの下の方からダウンロードできます。 なお、コンフィギュレーション・メモリというのは FPGA ボード上に搭載されている ROM...
ACRiルーム

ACRiルームのDE10-Liteを使ってみよう

ACRi ルームには、Intel の FPGA である MAX10 を搭載した DE10-Lite が9台設置されています。この記事では、Intel の FPGA 開発ツールである Quartus Prime Lite を使って、DE10-Lite 向けの設計をする手順を紹介します。 Quartus Primeの起動 DE10-Lite は、vsA01 から vsA09 までの9台のホストで利用することができます。まずは、そのうちのどれかに リモートデスクトップ や X2Go を使...
ACRiルーム

ネットワークで簡単にパーシャルリコンフィギュレーション (1)

この記事では、ACRi ルームに設置されている vs800系のマシンと、それらに接続されている Arty A7 FPGA ボードの使い方を説明します。このプロジェクトでは、ネットワークで簡単にパーシャルリコンフィギュレーションを試すことができます。 具体的には、Arty A7 で動作するソフトプロセッサ、ネットワークやメモリを制御するコントローラを動作させながら、ユーザが作成したハードウェアだけを FPGA にコンフィギュレーションして動かします。加えて、JTAG を用いてコンフィギュレ...
中級

AI を加速する AI Engine アーキテクチャ解説と入門チュートリアル

1. はじめに AMD (ザイリンクス) の FPGA は長年に渡り HPC やデジタル信号処理など演算負荷の高いアプリケーションに採用されてきました。昨今の 5G 無線通信や AI を含む機械学習の分野ではさらに高い演算密度と消費電力の削減が求められます。 ※ ザイリンクスは AMD による買収が2022年2月に完了し、現在は AMD の一員です。 AI Engine (エイアイエンジン) はこのような背景から生まれた新しいプロセッサです。固定されたキャッシュ階層を持たず、...
21Q2.02A

TVM を使ってディープラーニングを手軽に FPGA で高速化 (3)

みなさんこんにちは。この記事は「TVM を使ってディープラーニングを手軽に FPGA で高速化」の第3回目です。前回に引き続き、今回は Xilinx Kria KV260 ボードでの TVM Vitis-AI Integration を動作させます。 Kria KV260 Xilinx Kria KV260 は Vision AI スターターキットとして販売される FPGA ボードであり、Xilinx が提供するビルド済みのAIアクセラレーションアプリを利用することができます。KV...
21Q2.02A

TVM を使ってディープラーニングを手軽に FPGA で高速化 (2)

みなさんこんにちは。この記事は「TVMを使ってディープラーニングを手軽に FPGA で高速化」の第2回目です。 今回は TVM Vitis-AI Integration を利用して、DNN モデルを Ultra96V2 向けにコンパイルし、実際に実行してみます。 本記事で紹介する手順は TVM Vitis-AI Integration に基づいています。本記事は以下の環境で実行しています。 Avnet Ultra96-V2PYNQ v2.6DPU-PYNQ v1.2.0ホスト...
21Q2.02A

TVMを使ってディープラーニングを手軽にFPGAで高速化 (1)

こんにちは、フィックスターズの丸岡です。 フィックスターズでは、多種多様なハードウェア向けのソフトウェアの高速化や、その知見を活かしたアルゴリズムの提案、ソフトウェアシステムの開発などに貢献させていただいています。近年では機械学習 (Machine Learning, ML) 分野の急速な発達や DX (Digital Transformation) の推進によって、ML を含んだアプリケーション開発の需要が増えています。ML の中でも特にディープニューラルネットワーク (Deep Ne...
21Q2.01A

Xilinx開発ツールのインストール:(1) Vivado MLのインストール

ここでは Xilinx 社の FPGA の開発環境である Vivado MLのインストール手順を解説します。手順は以前のVivadoとほぼ同じです (差異は手順5の無償版と有償版の名称の変更のみです)。Vivado は、HDL からビットストリームファイルの生成、FPGA への書き込みまでの一番下位の部分を担当するツールです。中規模までのほとんどの FPGA は無償版の Vivado ML Standard Edition で開発できます。下記よりダウンロードできます。 対応OS...
コース紹介

2020年度の ACRi ブログに掲載された30コースの紹介

読みたいコースに簡単にアクセスできるように、2020年度の ACRi ブログのコースをまとめました。2021年度の ACRi ブログは2021年4月から始まります。ご期待ください。 2020年度 第2クォーター 2020Q1 PYNQ を使って Python で手軽に FPGA を活用 ロボットでも注目される FPGA ⼊⾨ AWS F1 で始めるサーバーサイド FPGA FPGA を使って基本的なアルゴリズムのソーティングを劇的に高速化 スーパーコンピュー...
ACRiルーム

Windows 10 の「リモート デスクトップ接続」と PowerShell で FPGA 利用環境 (ACRi ルーム) を使う

ACRi の FPGA 利用環境 (ACRi ルーム) に接続する方法をまとめます。Windows 10 のコンピュータから、Ubuntu がインストールされた ACRi ルームの Linux のコンピュータに接続する方法です。Windows 10 に入っている「リモート デスクトップ接続」と PowerShell を使います。 試しにサーバーコンピュータにログインする Windows の「ここに入力して検索」に powershell と入力して、Windows PowerShel...
21Q1.05A

DA コンバータがなくてもできる FPGA ピアノ (5)

本連載もいよいよ最終回。デルタシグマ変調も正弦波生成もできるようになりましたので、いよいよ FPGA ピアノを完成させます。異なる周波数で発振する複数の正弦波生成モジュールを並べ、複数の音を同時に出力できるようにします。つまり和音の演奏を可能にします。さらに BRAM を用いた ROM テーブルに楽曲のデータを保存しておき、それを読み出しながら自動演奏する機能も実装し、最後は本連載の「卒業演奏」に臨みます。 まずは鍵盤に見立てたスイッチボタンと正弦波の生成を連携させるために、前回の設計を...
21Q1.04A

HPC アプリを FPGA 上で加速! (5) 高速化と大規模化

このブログも今回で最終回となります。このブログの第2回から第4回まで、係数行列が16×16の比較的小規模な連立一次方程式を扱ってきました。これを小規模な FPGA である Ultra96-V2 で上で高速化してみます。また、大規模な係数行列への対応も検討してみます。今回使ったプログラムも github 上の solver/cg/ocl_unroll, solver/cg/ocl_r16_spmv, solver/cg/ocl_large においてありますので参考にして下さい。 小規模な問...
21Q1.02B

FPGA for HPC:宇宙物理アプリケーションをマルチ FPGA で高速化 (5)

このコースもいよいよ最終回となりました。最後は、宇宙物理アプリケーションの支配的な処理である ART 法を加速する FPGA アクセラレータの性能が FPGA の台数に応じてどのようにスケーリングしていくかを評価していきます。 性能評価 評価環境 本論文では、FPGA アクセラレータの実行性能を GPU の実行性能と比較しながら性能評価を行っています。そのためのプラットフォームとして、計算科学研究センター (以下、当センター) で稼働している以下の 2 つの HPC システム...
21Q1.01B

自作回路を PYNQ につなぐ様々な方法 (5)

自作回路を PYNQ から使うための設計・開発法に関するコースの最終回になります。今回の設計も、対象のアプリケーションがステンシル計算であること、IP コアがフル機能の AXI をもつ場合を取り上げることは変わりません。異なるのは、IP コアを Vitis HLS (2019.2 以前の Vivado では Vivado HLS とよばれていました) による高位合成で作成する点です。 本コースで使用したハードウェア記述 (一部ソフトウェアも含む) は、GitHub リポジトリ上で公開して...
21Q1.05A

DA コンバータがなくてもできる FPGA ピアノ (4)

前回はデルタシグマ変調回路を実装して振幅の自由を手に入れました。もはやパルス波じゃなくても出力できます。そこで今回は正弦波を FPGA で生成して出力します。三角関数の計算はどうしましょうか? BRAM でテーブルを作って索く? 確かに定番ですが、他の方法はないでしょうか。 CORDIC? それもありますね。でも、やっぱりテーブルが必要です。今回は題して「テーブルがなくてもできる正弦波出力」。もちろんテーブルを使ったって構わないのですが 、実装の選択肢を色々と持っておくことも何かの時には役に立...
21Q1.04A

HPC アプリを FPGA 上で加速! (4) Ultra96-V2 での実行

前回までは Alveo U50 上で Vector Add の template や CG 法のプログラムを実行しましたが、今回はエンベデッドプラットフォームと呼ばれる ZCU102, ZC706, Ultra96-V2 などで CG 法のプログラムを実行してみます。 なお、このブログの第2回でも少し触れたのですが、Vitis 2020.2 では、実機の Hardware での実行と Emulation-SW でのエミュレーションの演算結果が異なることがあるようです。そのため、今回のブロ...
21Q1.02B

FPGA for HPC:宇宙物理アプリケーションをマルチ FPGA で高速化 (4)

第4回目のこの記事では、ART 法の並列計算をマルチ FPGA に展開するために、第2回目の記事で紹介した宇宙物理アプリケーションの支配的な処理である ART 法の FPGA アクセラレータに、前回の記事で紹介した OpenCL プログラミングを用いた並列 FPGA 処理システムである CIRCUS をどのように適用するかを紹介します。 ART 法アクセラレータをマルチ FPGA 上に実装 概要 第2回目の記事のおさらいですが、ART 法の実装は複数の PE を Channe...
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